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Test digitaler Schaltungen (03-701.52)
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Die Fertigung einer digitalen Schaltungen ist ein komplexer technischer Prozess, der bereits durch geringe Abweichungen zu einem fehlerhaften Chip führen kann. Aus diesem Grund wird jeder Chip nach der Fertigung auf korrekte Funktionsweise getestet.
Als Grundlage dienen Fehlermodelle, die von den physikalisch vorliegenden Fehlern abstrahieren. Auf Basis dieser Fehlermodelle werden Testmuster berechnet. Da viele der sich ergebenden Probleme von hoher Komplexität sind, müssen hochentwickelte Algorithmen verwendet werden, um die notwendigen Testmuster zu berechnen.
Innerhalb des Seminars sollen folgende Teilgebiete des digitalen Schaltungstest beleuchtet werden:
- Fehlermodelle
- Verwendete Datenstrukturen
- Algorithmen zur Automatische Testmustergenerierung (ATPG)
- Veränderungen der Hardware zur besseren Testbarkeit
- Probleme beim Test sequentieller Schaltkreise
Originalarbeiten dienen als Grundlage der Seminarvorträge:
- M.R. Prasad, P. Chong, K. Keutzer, "Why is ATPG easy?", DAC, p. 22-28, 1999
- W. Kunz, D. Pradhan, "Recursive Learning: A New Implication Technique for Efficient Solutions to CAD-problems: Test, Verification and Optimization", Transactions on CAD, p. 1143-1158, Vol. 13, 1994
- D. Stoffel, W. Kunz, S. Gerber, "AND/OR Reasoning Graphs for Determining Prime Implicants in Multi-Level Combinational Networks", ASPDAC, pp. 529-538, 1997
