Generierung von hochwertigen Testmustern für geringe Verzögerungsfehler

Im Rahmen des Projektes sollen neue Methoden zur Generierung von hochwertigen Testmustern entwickelt werden. Der Fokus liegt hier auf der Anwendung von formalen Methoden wie z.B. Boolesche Erfüllbarkeit (SAT) oder Pseudo-Boolesche Optimierung.

Kontakt: Prof. Dr. Rolf Drechsler, Dr. Stephan Eggersglüß

Jeder gefertigte Computerchip wird nach der Herstellung einem Test unterzogen. Dies soll verhindern, dass defekte Chips ausgeliefert werden und so Fehler im Betrieb verursachen. Die Wichtigkeit dieses Tests wird dadurch unterstrichen, dass etwa die Hälfte der Herstellungskosten für den Test ausgegeben werden. Des Weiteren ist die Laufzeit des Test und die Qualität der Testmuster äußerst wichtig. Die Testmustergenerierung basiert auf logischen Fehlermodellen und wird von ATPG (engl. Automatic Test Pattern Generation) Algorithmen durchgeführt. ATPG ist eine sehr rechenintensive Aufgabe. Hierfür müssen effiziente Suchalgorithmen eingesetzt werden. Allerdings führen die immer geringer werdenden Fertigungsstrukturen und die hohe Geschwindigkeit aktueller Computerchips immer öfter zu Fehlern, welche nicht mehr durch die klassischen Fehlermodellen abgedeckt werden. Um die Korrektheit der gefertigten Chips sicherzustellen werden daher hochwertige Testmuster benötigt.
Allerdings verursachen die existierenden Ansätze zur Generierung von hochwertigen Testmustern einen hohen Aufwand bzgl. Dauer und Kosten des Tests, bzw. der Testgenerierung und neue Methodiken werden gesucht. Fokus dieses Projekts ist - in Zusammenarbeit mit der Duke University (USA) - die Entwicklung von neuen Ansätzen zur Generierung von hochwertigen Testmustern mittels formaler Methoden, welche eine hohe Robustheit versprechen.