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Arbeitsgruppe Rechnerarchitektur / AGRA | Informatik | FB03 | Universität Bremen

Dr. Junhao Shi


Durch die Zunahme der Komplexität der VLSI-Schaltungen, sind die Kosten für die Testphase drastisch gestiegen. Die Testbarkeit eines Schaltungsdesigns muss schon früh im Entwurfsprozess berücksichtigt werden. Nur so können die Testkosten niedrig gehalten werden und die Testbarkeit der fertiger Schaltungen garantiert werden.

WiMi

Synthesis of Fully Testable Circuits from BDDs
Autor: Rolf Drechsler, Junhao Shi, Görschwin Fey
Zeitschrift: IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems
Details: DOI: 10.1109/TCAD.2004.823342, Volume 23, Number 3 (2004)

Efficiency of Multiple-Valued Encoding in SAT-based ATPG
Autor: Görschwin Fey, Junhao Shi, Rolf Drechsler
Konferenz: IEEE International Symposium on Multiple-Valued Logic (ISMVL '06)
Pdf | Referenz: Singapore, 2006

Experimental Studies on SAT-based Test Pattern Generation for Industrial Circuits
Autor: Junhao Shi, Görschwin Fey, Rolf Drechsler, Andreas Glowatz, Jürgen Schlöffel, Friedrich Hapke
Konferenz: International Conference on ASIC (ASICON 2005)
Pdf | Referenz: pp. 967-970, Shanghai, 2005

PASSAT: Efficient SAT-based Test Pattern Generation
Autor: Junhao Shi, Görschwin Fey, Rolf Drechsler, Andreas Glowatz, Friedrich Hapke, Jürgen Schlöffel
Konferenz: IEEE Annual Symposium on VLSI (ISVLSI '05)
Referenz: pp.212-217, Tampa, Florida, 2005

Bridging Fault Testability of BDD Circuits
Autor: Junhao Shi, Görschwin Fey, Rolf Drechsler
Konferenz: Asia and South Pacific Design Automation Conference 2005 (ASP-DAC 2005)
Pdf | Referenz: pp. 188-191 Shanghai, 2005

BDD Circuit Optimization for Path Delay Fault Testability
Autor: Görschwin Fey, Junhao Shi, Rolf Drechsler
Konferenz: Euromicro Symposium on Digital System Design (DSD'2004)
Referenz: pp. 168-172, Rennes, 2004

BDD based Synthesis of Symmetric Functions with Full Path-Delay Fault Testability
Autor: Junhao Shi, Görschwin Fey, Rolf Drechsler
Konferenz: Twelfth Asian Test Symposium (ATS03)
Referenz: pp. 290-293, Xi'an, 2003

MuTaTe: An Efficient Design for Testability Technique for Multiplexor based Circuits
Autor: Rolf Drechsler, Junhao Shi and Görschwin Fey
Konferenz: IEEE Great Lakes Symposium on VLSI (GLSV'03)
Pdf | Referenz: p. 80-83, Washington, 2003

Efficiency of Multi-Valued Encoding in SAT-based ATPG
Autor: Görschwin Fey, Junhao Shi , Rolf Drechsler
Workshop: 18. Workshop „Testmethoden und Zuverlässigkeit von Schaltungen und Systemen“
Referenz: Titisee, 2006

PASSAT: Efficient SAT-based Test Pattern Generation
Autor: Junhao Shi, Görschwin Fey, Rolf Drechsler, Andreas Glowatz, Friedrich Hapke, Jürgen Schlöffel
Workshop: IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS)
Referenz: Sopron, 2005

Experimental Studies on Test Pattern Generation for BDD Circuits
Autor: Junhao Shi, Görschwin Fey, Rolf Drechsler
Workshop: International Workshop on Boolean Problems (IWSBP)
Pdf | Referenz: pp. 71-76, Freiberg, 2004

Random Pattern Testability of Circuits Derived from BDDs
Autor: Junhao Shi, Göschwin Fey and Rolf Drechsler
Workshop: 4th Workshop on RTL and High Level Testing(WRTLT'03)
Pdf | Referenz: p.70-78, Xi'an, 2003

BDD based Synthesis of Symmetric Functions with Full Path-Delay Fault Testability
Autor: Junhao Shi, Görschwin Fey and Rolf Drechsler
Workshop: IEEE European Test Workshop (ETW'03)
Pdf | Referenz: pp. 109-110, Maastricht, 2003, 2003

BDD Circuit Optimization for Path Delay Fault-Testability
Autor: Görschwin Fey, Junhao Shi, Rolf Drechsler
Workshop: 15th ITG/GMM/GI Workshop Test methods and Reliability of Circuits and Systems
Referenz: Timmendorfer Strand, 2003 , 2003

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