Im Rahmen des DFG-Projektes "Reinhart Koselleck PolyVer" befasse ich mich mit der Polynomialen Formalen Verifikation (PFV) von komplexen Schaltkreise, mit dem Fokus auf RISC-V Prozessoren. Die zentrale Frage dabei ist es, ob gewissen Architekturen eine polynomiale Obergrenzen für Zeit und Platz aufweisen und falls vorhanden diese genaustens zu bestimmen.
Formal Verification of Neuromorphic Architectures
Polynomial Formal Verification of a RISC-V Processor
qSAT: Design of an Efficient Quantum Satisfiability Solver for Hardware Equivalence Checking