Meine Forschung dreht sich um automatisierte Beweistechniken wie BDDs und SAT-Solvers im Rahmen moderner Verifizierungsmethoden. Der Schwerpunkt ist momentan diese Beweistechniken zu untersuchen und für die Verifizierung komplexer eingebetteter Systeme mithilfe von Heuristiken auf verschiedenen Ebenen zu optimieren.
Start Small But Dream Big: On Choosing a Static Variable Order for Multiplier BDDs 
LLM-assisted Bug Identification and Correction for Verilog HDL
veriSiM: Formal Verification of Spice Netlists for MAGIC-Based Logic-in-Memory
LLM-assisted Bug Identification and Correction for Verilog HDL
Correct and Verify - CAV: Exploiting Binary Decision Diagrams to Enable Formal Verification of Approximate Adders with Correct Carry Bits
EnR: Extend and Reduce Methodology to Enable Formal Verification of Truncated Adders
veriSIMPLER : An Automated Formal Verification Methodology for SIMPLER MAGIC Design Style Based In-Memory Computing