Ich befasse mich mit der formalen Verifikation von Systemen auf hohen Abstraktionsebenen. Der Schwerpunkt ist momentan die Entwicklung eines vollautomatisierten formalen Verifikationsflows für SystemC-TLM-Modelle, der Eigenschaftsprüfung, Fehlersuche, und Coverage-Analyse umfasst.
Extensible and Configurable RISC-V Based Virtual Prototype
Towards Early Validation of Firmware-Based Power Management Using Virtual Prototypes: A Constrained Random Approach
On the Application of Formal Fault Localization to Automated RTL-to-TLM Fault Correspondence Analysis for Fast and Accurate VP-Based Error Effect Simulation: A Case Study
Funktionale Verifikation eingebetteter Systeme: Techniken und Werkzeuge auf Systemebene
Formal Verification of SystemC-based Cyber Components
Combining Sequentialization-based Verification of Multi-Threaded C Programs with Symbolic Partial Order Reduction
Verifying SystemC using Intermediate Verification Language and Stateful Symbolic Simulation
Automatic TLM Fault Localization for SystemC