Mein Interessenschwerpunkt liegt im Entwurf und der Verifikation auf der ESL-Ebene auf Basis von virtuellen Prototypen. Die ESL-Methodik ermöglicht dem Entwickler eine effiziente und kosteneffektive Optimierung des Entwurfs im Vergleich zum klassischen RTL-Design. In meiner Forschung gehe ich aktuell der Frage nach, ob die Software das erwartete Verhalten (in Bezug auf Korrektheit und Effizienz) auf der Zielarchitektur zeigt
Erweiterte virtuelle Prototypen für heterogene Systeme
Toward System-Level Assertions for Heterogeneous Systems
LLM-assisted Bug Identification and Correction for Verilog HDL
veriSiM: Formal Verification of Spice Netlists for MAGIC-Based Logic-in-Memory
LLM-assisted Bug Identification and Correction for Verilog HDL
Correct and Verify - CAV: Exploiting Binary Decision Diagrams to Enable Formal Verification of Approximate Adders with Correct Carry Bits
EnR: Extend and Reduce Methodology to Enable Formal Verification of Truncated Adders
cecApprox: Enabling Automated Combinational Equivalence Checking for Approximate Circuits
ReSG: A Data Structure for Verification of Majority based In-Memory Computing on ReRAM Crossbars
Equivalence Checking of System-Level and SPICE-Level Models of Linear Circuits
Security Validation of VP-based SoCs Using Dynamic Information Flow Tracking